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中途採用(契約社員)

LSI/FPGA設計 / 株式会社アド・ソアー

仕事内容
・LSI/FPGAの開発設計
・Verilog-HDLでの論理設計

※尚可スキル
論理合成/STA/形式検証の知識、経験
C++/Perl/Ruby等でのプログラム経験

※まずは経験や志向に合ったプロジェクトに配属されます。 
一つの領域を究める、或いは非常に困難ですがオールラウンドな技術者への成長も可能。 
ゆくゆくは自社製品開発にも挑戦してください。 
ステップUP・キャリア構築を支援する体制が整っているので技術者として生涯にわたる活躍ができます。

※経験の浅い方でも当社スタッフが指導しますのでお問い合わせください
※勤務実績により正社員への登用制度あり
応募資格
Verilog-HDL/VHDLでの論理設計(1年以上)
募集背景
事業拡大に付き、若手を募集します。
勤務地
神奈川県内、東京都内
勤務時間
標準労働時間 8時間/日 ※就労先によって、時間帯が多少前後します
基本は9:00~18:00(内1時間休憩)
給与
時給:1,300円~2,800円
年収例
年収400万円(26歳/入社2年目)
年収450万円(28歳/入社4年目)
休日休暇
完全週休2日制(土・日・祝)、夏季、年末年始、
有給休暇(初年度10日)など年間120日以上
福利厚生
健康保険(産業機械健康保険組合加入)、厚生年金、雇用保険、労災保険他 退職金制度(正社員登用後)、財形制度、保養所
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